Conception logique numérique : une introduction

Les circuits logiques numériques réalisent des choses véritablement étonnantes. Elles peuvent mettre en œuvre des machines à états complexes avec une latence de seulement quelques nanosecondes. Elles peuvent effectuer un traitement parallèle de signaux numériques à des vitesses équivalentes à plusieurs films DVD par seconde. Elles peuvent interconnecter électriquement de simples puces à semi-conducteurs dans un circuit avancé. Contrairement aux processeurs (CPU), les circuits logiques numériques exécutent toutes les tâches en parallèle (en même temps) plutôt que de manière séquentielle (les unes après les autres).
 

Théorie du transistor CMOS 101

Le MOSFET (Metal-Oxyde-Semiconductor Field-Effect Transistor) est le bloc de base des conceptions de puces numériques modernes. Son histoire remonte à un brevet déposé en 1925 par le physicien austro-hongrois Julius Edgar Lilienfeld pour un dispositif utilisant un champ électrique afin de contrôler le courant. William Shockley et d’autres développèrent davantage le concept, menant à la réalisation du JFET (Junction Field-Effect Transistor) dans les années 1950. En 1955, Lincoln Derrick et Carl Frosch firent croître une couche d’oxyde de silicium sur une tranche de silicium et observèrent des effets de passivation de surface. Cette découverte mena à l’invention du MOSFET par Mohamed Atalla et Dawon Kahng aux Bell Labs en 1959.

Remarque : Les JFET sont encore utilisés dans certaines applications analogiques à faible bruit, tandis que les MOSFET dominent le monde numérique.

En combinant deux types de transistors MOSFET (P et N), on obtient une porte CMOS. Les MOSFET dominent le monde numérique moderne car ils sont petits, faciles à fabriquer, rapides et très économes en énergie. On estime que plus de 20 000 milliards de MOSFET sont produits chaque seconde.
  Pour créer un transistor MOSFET, on commence avec une tranche de silicium et l’on dope certaines zones afin de former deux régions n+ entourant la région p- par défaut. Une couche de SiO₂ est ensuite déposée au-dessus pour constituer une fine couche isolante d’oxyde de grille. On connecte ensuite du métal aux deux régions n+, au substrat et à l’oxyde de grille : le MOSFET est formé. Dans les versions modernes, une connexion en polysilicium conducteur remplace le métal à la grille. Peut-être devrait-on les appeler PSOSFET !

Le silicium est un élément chimique (Si) du tableau périodique. À l’état pur, il n’est pas un bon conducteur. Mais en ajoutant (dopage) une petite quantité d’un élément comme le phosphore ou le bore — proches du silicium mais avec un électron de valence supplémentaire ou manquant — on crée un déséquilibre électrons/trous dans le réseau cristallin, ce qui augmente sa conductivité. Le matériau peut alors fonctionner comme isolant ou comme conducteur, selon la demande.

J’aime comparer le silicium à une pâte à cookies : pas très excitante seule, mais ajoutez-y des pépites de chocolat ou de caramel et bam ! Vous obtenez quelque chose de vraiment spécial. Une fois la structure de silicium dopée NPN formée (comme illustré dans la figure ci-dessus), la zone de type p directement sous la grille crée la région de canal, qui peut ou non permettre le passage des électrons. Caractéristiques clés d’une porte CMOS :
 

• Contrôle isolé : la grille est séparée du canal par une fine couche de dioxyde

de silicium (SiO₂), créant une impédance d’entrée élevée.

• Activation par champ électrique : l’application d’une tension à la grille génère un champ électrique,

permettant au courant de circuler entre le drain et la source.

• Comportement capacitif : la grille se comporte comme un condensateur.

 
Électriquement, la grille d’un transistor NMOS se comporte comme un condensateur. Hormis de faibles fuites, elle ne consomme de l’énergie qu’au moment de la commutation, lors de la charge/décharge de sa capacité. À GND, aucun courant ne circule dans le canal NMOS. Lorsqu’une tension VCC est appliquée, un champ électrique se forme et le courant peut circuler du drain à la source.

Remarque : les concepteurs analogiques utilisent souvent VDD et VSS pour représenter l’alimentation positive et les nœuds de masse. Dans ce livre, j’utilise VCC et GND — des noms différents pour la même chose, un peu comme coriandre et coriandre feuilles. Les concepteurs de transistors n’apprécieront peut-être pas ce choix, mais c’est mon livre — et ils sont libres d’écrire le leur.

La consommation d’énergie des transistors CMOS est principalement dictée par CV²F, où :
 

• F est la fréquence de commutation de la grille.
• C est la capacité de la grille (y compris les câblages parasites).
• V² est le carré de la tension appliquée à la grille.

Avec la loi de Moore, la miniaturisation réduit à la fois V et C, diminuant ainsi la consommation et augmentant la vitesse de commutation.

Le « C » de « CMOS » signifie « Complémentaire ». Les MOSFET se présentent en paires complémentaires appelées NMOS et PMOS. Le transistor NMOS est construit à partir de la structure NPN décrite ci-dessus, et sert à évacuer du courant de son drain vers une source reliée à GND. Le transistor PMOS est l’inverse. Construit à partir d’une structure PNP, il sert à fournir le courant VCC de sa source vers son drain. Le NMOS est activé (« ON ») en appliquant VCC sur sa grille. Le PMOS est activé (« ON ») en appliquant GND sur sa grille.

Remarque : les termes PFET (P-channel Field-Effect Transistor) et NFET (N-channel Field-Effect Transistor) sont également couramment utilisés pour désigner respectivement les transistors PMOS (MOSFET à canal P) et NMOS (MOSFET à canal N).
  J’aime imaginer un MOSFET comme trois cookies aligné : un biscuit aux pépites de chocolat, un au caramel et encore un au chocolat. On active le canal du biscuit en versant un sac de pépites de chocolat (électrons en excès) à côté du biscuit au caramel (la grille). Chaque pépite de caramel est remplacée par une pépite de chocolat du sac, et vous obtenez maintenant trois biscuits au chocolat alignés (et le courant circule). Qui a faim maintenant ?

Astuce : Il est important de connecter uniquement des signaux numériques à l’entrée numérique d’un dispositif CMOS. Connecter un signal analogique à une entrée numérique risque de provoquer une conduction simultanée, un état CMOS où les transistors NMOS et PMOS conduisent en même temps, créant un court-circuit résistif entre VCC et GND. Imaginez une minuscule ampoule incandescente Edison à l’intérieur de votre puce. Cela gaspille non seulement de l’énergie, mais risque aussi d’endommager les transistors par surchauffe. Utilisez plutôt un comparateur analogique, et respectez toujours les spécifications Vil et Vih pour une entrée CMOS afin d’éviter cette condition. Vos minuscules transistors CMOS vous en remercieront. Ignorer la conduction simultanée CMOS pose un risque sérieux pour la fiabilité du système à long terme.

Pour une raison quelconque, il n’existe pas de jeu de symboles universellement accepté pour les transistors NMOS et PMOS. La figure ci-dessus n’est qu’un exemple parmi d’autres que vous pouvez rencontrer dans la littérature. C’est pourquoi je vais créer les miens pour ce chapitre, car je pense qu’ils transmettent des informations importantes. De plus, c’est mon livre — et personne ne peut m’en empêcher.
  NMOS Informations sur le symbole :
 

• La grille active le canal avec un signal haut (VCC).

PMOS Informations sur le symbole :
 

• La grille active le canal avec un signal bas (GND).

 
Les NMOS et PMOS peuvent être considérés comme des interrupteurs commandés par grille qui possèdent une petite résistance en série avec leur interrupteur. Dessiner un inverseur CMOS en utilisant des symboles NMOS et PMOS modifiés illustre la simplicité de construire des portes CMOS à partir de transistors MOSFET. Cette configuration est appelée structure CMOS en totem. Les flèches dans les symboles MOSFET ne représentent pas des diodes ; elles indiquent plutôt la direction du courant lorsque le canal est formé.
  L’inverseur fabriqué ressemblerait à ce qui suit dans une vue de profil de plaquette de silicium.
  En ajoutant seulement quelques transistors NMOS et PMOS supplémentaires en série et en parallèle, on crée facilement des portes plus complexes comme NAND et NOR. En les suivant avec une autre paire NMOS-PMOS (inverseur), on crée des portes AND et OR.
  Pour une compréhension plus approfondie des fondamentaux des transistors CMOS, je recommande vivement Principles of CMOS VLSI Design: A Systems Perspective de Neil H.E. Weste et Kamran Eshraghian.

En combinant des portes logiques numériques comme AND et OR, on peut créer des structures logiques plus complexes — telles que des additionneurs, soustracteurs, comparateurs et multiplicateurs. Cependant, ces structures avancées seules ont une fonctionnalité limitée, car elles manquent de mémoire. Elles peuvent calculer une réponse mais ne peuvent pas la stocker pour une autre unité logique. Pour y parvenir, un élément de stockage numérique est nécessaire.
 

Bascule D

La bascule D est le bloc de base de la conception logique numérique. Comme une conception logique numérique traite des bits binaires, la simple bascule D est la gardienne de ces bits. La plus petite bascule D que j’ai rencontrée était constituée de vingt transistors NMOS et PMOS. Vous n’avez pas besoin de savoir comment elle fonctionne, mais vous devez savoir que ces transistors sont là. Les huit transistors avec horloges sur leurs grilles sont particulièrement importants.
  Il est extrêmement facile pour un concepteur RTL d’oublier la structure transistor CMOS d’une bascule D. Cependant, il est important de ne pas le faire. Il peut aussi être tentant de supposer qu’une bascule avec entrée et sortie statiques ne consomme pas beaucoup d’énergie. Cette hypothèse serait incorrecte. Les huit grilles de transistors commandées par une horloge représentent huit charges capacitives, qui, avec CV²F, représentent une part importante de la consommation totale d’énergie dans la logique numérique CMOS. D’après mon expérience, les arbres d’horloge CMOS dans une puce consomment généralement environ un tiers de l’énergie totale du dispositif.
  Astuce : Pour économiser de l’énergie dans une conception logique numérique, activez l’horloge d’une bascule uniquement lorsque cela est nécessaire. Lorsque l’horloge est bloquée, la sortie Q conserve son état logique, et la consommation d’énergie de la bascule est réduite presque à zéro.

Le pipeline, ou l’ajout de bascules entre les étapes logiques combinatoires, est un aspect important de la conception logique numérique pour respecter le timing. Cependant, le pipeline n’est pas gratuit, car il entraîne un coût important en surface et en puissance. Un bon concepteur numérique sait comment placer suffisamment de pipeline pour respecter le timing, mais pas trop afin de ne pas consommer inutilement surface et énergie.

Le Pentium 4 d’Intel est un exemple classique d’une conception trop pipelinée. Les années 1990 ont vu l’architecture 80x86 passer rapidement de 100 MHz à 1 GHz FMAX pour les processeurs. Le plan d’Intel pour les CPU de bureau des années 2000 était alors de passer de 1 GHz à 10 GHz. Ce plan a donné naissance à l’architecture NetBurst, qui a plus que doublé le pipeline traditionnel du 80x86. Au final, le Pentium 4 a plafonné à 3,8 GHz, et Intel a abandonné NetBurst pour revenir à l’architecture Pentium M (Mobile) à consommation bien plus faible, initialement prévue uniquement pour les ordinateurs portables.

Avec les fréquences d’horloge CMOS atteignant une limite d’environ 5 GHz, l’industrie s’est tournée vers le traitement parallèle, alimentant maintenant la montée des GPU dans l’IA. Pendant ce temps, les FPGA jouent un rôle crucial dans l’informatique parallèle, offrant un potentiel de croissance important pour le traitement de signal massivement parallèle.

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En savoir plus sur la conception logique numérique

Pour plus d’informations sur la conception logique numérique, consultez le livre de Kevin Hubbard, Mastering FPGA Chip Design (Elektor 2025), dont est tiré cet article (chapitre 1).